泄露的 AMD 内部幻灯片显示了即将推出的 Zen5 和 Zen6 APU 的详细架构规格、IPC 性能提升和发布日期
摩尔定律已死》泄露了 AMD 即将推出的 Zen5和 Zen6但他最近的视频展示了一幅更清晰的画面,包括路线图、规格和 IPC 增益的更新,并声称这些信息直接来自 AMD 的内部演示文稿。不过,路线图幻灯片可能有点过时,因为它似乎没有特别明确地说明发布时间。MLID估计,基于4纳米/3纳米节点的Zen5(涅槃)可能会在2024年初推出,而基于3纳米/2纳米节点的Zen6(莫菲斯)可能会在2025年中/后期推出。
与其他泄密者所称的 Zen5 (Ryzen 8000系列)比 Zen4 提高 30% 以上,而 MLID 的消息来源似乎更加现实和脚踏实地,IPC 提高了 ~10-15%+。至于 Zen6(Ryzen 9000),IPC 提升可能比 Zen5 更低,估计至少只有 10%的优势。这一切都取决于 Zen5 实际 "达到 "的 IPC,幻灯片上尚未显示,将在发布后揭晓。
此外,MLID 还指出,Zen5 仍将采用 Zen2 引入的单 I/O 芯片和双 CCD 设计,而 Zen6 将采用新的设计,可能是在 IOD 上堆叠 CCD,CCD 之间采用超高速硅桥。因此,Zen5 处理器将采用 16 个全性能内核(或最多 32 个 Zen5c 低功耗内核),而 Zen6 处理器将采用多达 32 个内核的内核,因此我们可以期待每个 CCD 拥有 16 个性能内核的高端台式机处理器。
说到实际的架构改进,Zen5 将在以下方面得到大幅提升 AVX-为中心的工作负载将得到大幅提升,同时 TDP 也将远远低于英特尔的数据。另一方面,Zen6 还将重点改进 XDNA AI / ML加速器内核,此外还将增加新一代 Infinity Fabric和新的内存剖析器。有了新的内核设计,Zen6 即使使用互联芯片,也能达到 "单片机级别的延迟和效率"。由于封装的堆叠特性,Zen6 可能会在某些游戏中实现远高于 10% 的 IPC 增益,但可能需要跳转到新的插槽。
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